Verilog

1 개요[편집]

Verilog는 전자회로에 사용되는 하드웨어 기술 언어이다. Verilog HDL 이라고도 한다. 다만, VHDL이라고 줄여쓰면 안 되는데, 이는 VHDL이라는 별도의 하드웨어 기술 언어가 존재하기 때문.

C언어 같이 프로그래밍 하듯이 논리회로를 설계할 수 있다.

반가산기의 논리 회로도

다음은 우측의 반가산기를 Verilog를 이용해 작성한 예제다.

module adder(A, B, S, C); // 명령어가 대소문자를 구분하니 주의.
 input A, B;
 output S, C;
 xor(S, A, B);
 and(C, A, B);
endmodule

2 각주